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DC/DC開關控制器MOSFET選擇是一個復雜的過程。MOSFET額定電壓和電流不足以選擇合適的MOSFET。要想讓MOSFET保持在規定范圍內，必須平衡低柵極電荷和低導電阻。這種情況在多負荷電源系統中變得更加復雜。

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圖1:降壓同步開關穩壓器原理圖。

DC/DC由于其高效率，開關電源在現代許多電子系統中得到了廣泛的應用。例如，它有一個高側FET和低側FET降壓同步開關穩壓器。FET開關將根據控制器設置的占空比進行操作，以達到理想的輸出電壓。降壓穩壓器的占空比如下：

1.占空比(高側)FET,上管)=Vout/(Vin*效率)

2.占空比(低側)FET，下管)=1–DC(高側FET)

FET它可以集成到與控制器相同的芯片中，從而實現最簡單的解決方案。但是，為了提供更高的電流能力和(或)效率，FET需要始終是控制器的外部元件。這樣可以達到最大的散熱能力，因為它允許它FET物理隔離控制器，擁有最大的FET選擇靈活性。它的缺點是FET選擇過程比較復雜，因為要考慮的因素很多。

一個常見的問題是為什么不讓這10A FET也用于我的10A設計呢？答案是這10A并非所有設計都適用于額定電流。

選擇FET需要考慮的因素包括額定電壓、環境溫度、開關頻率、控制器驅動能力和散熱組件面積。關鍵問題是，如果功耗過高，散熱不足，FET可能過熱起火。我們可以使用包裝/散熱組件ThetaJA或熱敏電阻，FET估計一定的功耗和環境溫度FET具體方法如下：

3．Tj=ThetaJA*FET功耗（PdissFET） 環境溫度（Tambient）

它要求計算FET功耗。這種功耗可分為兩個主要部分：AC和DC損失。這些損失可以通過以下方程計算：

4．AC損耗:AC功耗（PswAC）=?*Vds*Ids*(trise tfall)/Tsw
其中，Vds為高側FET輸入電壓，Ids負載電流，trise和tfall為FET升降時間，Tsw開關時間(1/開關頻率)為控制器。

5．DC損耗:PswDC=RdsOn*Iout*Iout*占空比

其中，RdsOn為FET導電阻，而Iout負載電流用于降壓拓撲。

造成其他損失的原因還包括輸出寄生電容、門損失和低側FET導電在空載時間內造成的二極管損，但本文將主要討論AC和DC損耗。

當開關電壓和電流非零時，AC開關損耗發生在開關導通與關閉之間的過渡期。這種情況顯示在圖2中的亮點部分。減少這種損失的一種方法是縮短開關的升降時間。選擇較低的柵極電荷FET，實現這一目標。另一個因素是開關頻率。開關頻率越高，圖3所示的開關時間百分比越大。因此，更高的頻率意味著更大AC開關損耗。所以，降低AC另一種損失方法是降低開關頻率，但這需要更大、更昂貴的電感，以確保峰值開關電流不超過標準。

圖2：AC損耗圖。

圖3：開關頻率對AC損失的影響。

開關處于導通狀態DC原因是損失FET導電阻。這是十種AKM代理分簡單的I2R損失形成機制，。但導通電阻會隨之而來FET結溫和變化使這種情況更加復雜。因此，在準確計算導通電阻時，必須采用迭代方法，并考慮使用方程式3)、4)和5)FET的溫升。降低DC最簡單的損失方法之一是選擇低導電阻FET。另外，DC損耗大小同FET百分比導通時間成正比關系，是高側FET控制器占空比加1減去低側FET占空比，如前面提到的。從圖5可以看出，導通時間更長意味著更大DC因此，通過減少導通時間/FET比例下降DC損耗。例如，如果使用中間，則使用中間DC當輸入電壓可以修改時，設計師可以修改比例。

圖4：DC損耗圖。

圖5：占空比對DC損失的影響。

盡管選擇低柵極電荷和低導電阻FET這是一個簡單的解決方案，但需要在這兩個參數之間進行一些妥協和平衡。低柵極電荷通常意味著較小的柵極面積/較小的并聯晶體管和由此產生的高導電阻。另一方面，使用更大/更多的并聯晶體管通常會導致低導電阻和更多的柵極電荷。這意味著，FET這兩種沖突規范必須平衡。此外，還必須考慮成本因素。

低空比設計意味著高輸入電壓。對于這些設計，高側FET大多數時候都是關斷，所以DC損耗較低。但是，高FET電壓帶來高AC因此，可以選擇低柵極電荷FET，即使導通電阻高。低側FET大多數時候都是導通狀態，但是AC但損失最小。這是因為導通/關閉期間低側FET的電壓因FET體二極管很低。因此，需要選擇低導電阻FET，而且柵極電荷可以很高。圖7顯示了上述情況。

圖6:低占空比設計的高低側FET功耗。

如果我們降低輸入電壓，我們可以得到一個高空比設計，它的高側FET大多數時候都是導通狀態。在這種情況下，DC損耗高，導電阻要求低。根據輸入電壓的不同，AC損失可能不如低側FET那么重要，但還是沒有低側FET那樣低。因此，仍需要適當的低柵極電荷。這就要求在低導電阻和低柵極電荷之間妥協。就低側FET導通時間最短，而且AC損此，我們可以根據價格或體積而不是導電阻和柵極電荷的原則，選擇正確的FET。

圖7:高占空比設計的高低側FET功耗。

假設負載點(POL)在穩壓器中，我們可以規定中間電壓軌的額定輸入電壓。最好的解決方案是什么？是高輸入電壓/低空比還是低輸入電壓/高空比？使用不同的輸入電壓調整空比并檢查空比FET功耗情況。

圖8中，高側FET反應曲線圖顯示，當空比從25%增加到40%時AC而且損失明顯減少DC但損失線性增加。因此，大約35%的空比應該是電容和導通電阻的平衡FET的理想值。不斷降低輸入電壓，提高占空比，可以得到最低AC損失最高DC在這方面，我們可以使用低導電阻FET，并折中選擇高柵極電荷。如低側FET圖9顯示，當控制器的比例從低位上升時DC線性損失降低(低側FET導通時間較短)，高控制器占空比時損耗最小。整個電路板AC損耗很低，所以在任何情況下都應該選擇使用低導電阻FET。

圖8：高側FET損失與占空比的關系。

圖9：低側FET損耗與控制器占空比的關系。請注意：低側FET1-控制器占空比，所以低側FET隨著控制器比例的增加，導通時間縮短。

圖10顯示了當我們將高側和低側損失結合起來時，總效率的變化。在這種情況下，我們可以看到高占空比的組合FET損失最低，效率最高。效率從94.5%提高到96.5%。不幸的是，為了獲得低輸入電壓，由于通過固定輸入電源供電，我們必須降低中間電壓軌電源的電壓并增加其比例。因此，這可能會抵消POL部分或全部增益。另一種方法是直接從輸入電源到POL目的是降低穩壓器的數量。此時，占空率相對較低，我們必須仔細選擇FET。

圖10:總損耗與效率與空比的關系。

在需要多個輸出電壓和電流的電源系統中，情況會更加復雜。對比不同POL穩壓器占空比的效率、成本和體積。圖11顯示了一個輸入電壓為28的系統V，共8個負載，4個不同電壓.3V到1.25V。有三種比較方法:1)通過輸入電源直接提供無中間軌28V實現電壓POL2)使用12V中間軌，POL中等空比穩壓器3)使用5V中間軌，高POL穩壓器占空比。圖12顯示了對比結果。在這種情況下，無中間軌電源的框架實現了最低成本，12V中間軌電壓的框架效率最高，而5V中間軌電壓框架實現最小體積。因此，我們可以看到，對于這個大系統，單一的POL這些參數在電源條件下沒有明顯的趨勢。這是因為在使用多個穩壓器時，除了中間軌穩壓器本身外，每個穩壓器都有不同的負載電流和電壓要求，這可能會相互沖突。研究這種情況的最好方法是使用它WEBENCH評估不同選項的工具，如電源設計師。

圖11:表示輸入、中間軌、負載點(POL)電源和負載電源系統。中間軌電壓的不同選擇是28V(2V和5V。會帶來不同POL穩壓器占空比。

圖12:電源設計曲線圖表明中間軌電壓對電源系統效率、體積和成本的影響。