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自正式發布以來，PCI Express（PCIe）隨著現代數字世界的快速發展，它已能計算、人工智能/機器學習（ML）應用不可或缺的技術，如加速器、網絡適配器和固態存儲。不僅如此，PCIe該技術最近在速度和延遲方面的突破也廣泛應用于存儲架構（例如，通過PCIe/CXL插槽連接的持久內存和DRAM）。

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人工智能/機器學習（ML）應用程序的變化和企業工作負荷加速遷移到云端的趨勢，繼續推動數據流量前所未有的增長。為了滿足未來對數據帶寬的需求，PCI-SIG于2019年發布了PCIe 6.將數據傳輸速率翻倍至64GT/s。最終版PCIe 6.2022年1月2年1月正式發布。

IO帶寬增長預測和PCIe標準演變(圖片:Cadence）

PCIe 6.0的主要挑戰

將I/O帶寬從PCIe 5.0的32GT/s翻倍至64GT/s給信號完整性（SI）它帶來了巨大的挑戰。PCIe向后兼容的需求必須繼續支持PCB、傳統通道，如連接頭和擴展卡。數據速率為32GT/s并采用不歸零制（NRZ）編碼時，傳統通道的插入損耗總和在奈奎斯特(16GHz）下可達到36dB以上；當速率提高到64GT/s NRZ當奈奎斯特的頻率翻倍到32GHz，通道頻率的相關損失將增加到70dB以上。這種全通道信號損失會使噪聲完全無法識別，傳輸的數據也無法有效恢復。

PAM4加持PCIe

信號調制模式從非歸零編碼（NRZ）改為四電平脈沖范圍調制（PAM4）是PCIe 6.克服通道信號損失挑戰的方法。PAM4是一種多電平信號傳輸技術，每技術（UI）和NRZ每單位時間只傳輸1比特(見圖2)。采用PAM4.信號調制技術PCIe 6.0每個UI在奈奎斯特頻率不變的情況下，可以傳輸2比特數據，數據速率翻倍PCIe 6.0的一大優勢。因此，通道損失也隨之而來PCIe 5.0一樣可控。

PAM4信號調制(圖片:Cadence）

但是，升級到采用PAM4信號調制的PCIe版本還需要解決一系列挑戰，并應對復雜性的上升。幸運的是，Cadence對PAM4并不陌生。早在2017年，Cadence就通過對Nusemi公司收購開始研發112Gb/s的PAM4技術。今天，Cadence多個先進FinFET節點下112G/56G PAM4 SerDes IP客戶使用我們的領先供應商IP開發了許多成功的芯片設計。

協議更新為效率而生

PIPE到控制器的接口也升級到6.0版，延遲進一步降低。

PCIe 6.流控單元概念引入0標準（FLIT），與PAM4所需的前向糾錯（FEC）高效協常見配置的主流負載，高效協調，提供更低的延遲。

PCIe前版通過動態鏈路帶寬和低功耗狀態實現節能。但在此過程中，動態鏈路帶寬會干擾數據流的傳輸。PCIe 6.0采用全新的低功耗狀態L0p，功耗相對帶寬可以按比例調整，而不干擾數據流。

Cadence針Jorjin代理對PCIe 6.0的完整IP解決方案

Cadence的PCIe PHY和控制器解決方案(圖:Cadence）

Cadence致力于引領行業采用最新產品PCIe 6.0標準，用PCIe 6.0 IP應對前沿領域快速變化的技術需求，解決方案。過去20年，Cadence一直是PCIe PHY領先的供應商和控制器。采用Cadence領先的PAM經驗證的技術和112G/56G PAM4以太網PHY IP，結合在PCIe深厚的領域經驗，Cadence致力于為市場提供最先進的服務PCIe 6.0 PHY和控制器IP。