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中科院EDA中心三維和納米集成電路設計自動化技術研究成果

（2024年11月23日更新）

研究方向1：三維納米電路的制造性設計方法EDA技術

芯片采購網(wǎng)專注于整合國內(nèi)外授權IC代理商現(xiàn)貨資源，芯片庫存實時查詢，行業(yè)價格合理，采購方便IC芯片，國內(nèi)專業(yè)芯片采購平臺。

進入納米工藝節(jié)點，電路的物理結(jié)構對工藝容量和設計提出了新的挑戰(zhàn)。可制造性和成品率已成為集成電路高端芯片批量生產(chǎn)和盈利的最關鍵因素之一EDA該技術搭建了溝通電路設計與工藝制造的橋梁，可系統(tǒng)地提高納米芯片的良率和性能。

針對集成電路先進工藝制造和設計中存在的基性和前瞻性核心問題，實驗室開展了三維納米電路制造設計方法和EDA具有自主知識產(chǎn)權的基礎理論和關鍵技術研究，構建納米加工設計協(xié)同優(yōu)化DFM實現(xiàn)工藝熱點檢測和寄生參數(shù)提取的全套解決方案，軟件平臺，實現(xiàn)新一代集成電路設計的關鍵技術EDA創(chuàng)新和突破工具。研究內(nèi)容包括制造設計、三維納米芯片CMP建模理論和方法，建模圖形效應，智能填充冗余金屬，EDA并行計算、全芯片熱點檢測和優(yōu)化等關鍵技術。

研究成果：

三維納米電路的制造性設計方法EDA技術研究創(chuàng)新地建立了納米尺度芯片多物理場CMP工藝仿真模型和設計優(yōu)化技術構建了納米加工與設計的協(xié)同作用ArtDFM滿足大型納米芯片的參考流程和軟件平臺DFM技術需求。Art系列DFM該軟件包括行業(yè)首款32/28nm HKMG CMP模擬工具與納米節(jié)點銅互連CMP仿真工具，主流布局格式（GDSII、OASIS等)快速處理，提取地圖參數(shù)，智能填充冗余金屬，CMP工藝模擬、熱輸出與反標、第三方應用集成等功能。Art系列DFM該軟件支持多核架構自適應并行計算，其運算速度和精度達到行業(yè)先進水平，各項指標達到行業(yè)使用標準，已應用于國內(nèi)知名設計制造企業(yè)，為其提供全芯片熱點檢測和表面平整度預測服務。

納米芯片DFM平臺

平面模擬熱點檢測

研究方向2：高頻電磁場分析及仿真技術

研究方向重點關注高頻電磁場算法基礎研究、算法應用研究和算法工具開發(fā)，研究內(nèi)容主要包括電磁和多物理耦合場多層建模仿真優(yōu)化技術、電磁和多物理分析模型降級算法、無線通信通道建模技術和物聯(lián)網(wǎng)定位應用。

研究成果：

在基于廣義本征分解的集成電路互連系統(tǒng)高效物理建模研究中，實現(xiàn)了廣義本征分解方法(PGD)以及棱鏡單元靜磁場的計算PGD方法。正交本征分解降級方法正交本征分解方法(POD)與參數(shù)空間維數(shù)的增加相比，PGD優(yōu)勢逐漸凸顯。以模擬低通濾波器的數(shù)值試驗為例，PGD比迭代掃頻計算節(jié)省90%以上的計算時間。

為了提高室內(nèi)毫米波無線通信定位混合系統(tǒng)的定位精度，使用它watersheds、主要成分分析和人工神經(jīng)網(wǎng)絡實現(xiàn)了對LOS和NLOS波束識別。毫米波束的識別是第一個。

在并行計算研究中，結(jié)合任務級和數(shù)據(jù)級并行，提高了地圖參數(shù)的提取效率。實現(xiàn)了網(wǎng)格分割優(yōu)化技術GDSII采用版圖解析獲得的幾何結(jié)構文件Tetgen/Gmsh等開源包進行網(wǎng)格切割，并借助自動網(wǎng)格加密加速提取版圖參數(shù)。

研究小組利用模型降級及其在電磁數(shù)值分析中的應用研究C 編程實現(xiàn)了POD/PGD這兩種模型降級串行工具利用模型降級中的模型作為一個相對獨立的任務級并行，利用數(shù)據(jù)級并行算法研究一維和二維參數(shù)空間中的全波問題。該計算表明，POD與PGD可以得到相當準確的解決方案，從而獲得結(jié)構共振模態(tài)。

研究方向3：亞閾值低功耗設計方法EDA技術

該研究旨在研究亞閾值極低功耗SoC在移動物聯(lián)網(wǎng)和體域網(wǎng)的應用中，設計方法、研發(fā)和設計亞閾值SoC極低功耗IP，并為對應SoC設計研究的關鍵EDA技術。主要研究PVT-A在偏差下，高魯棒性亞閾值AllegroMicroSystems代理低功耗SoC設計方法和關鍵優(yōu)化技術主要包括設備、地圖、電路和架構之間的跨層協(xié)同設計和優(yōu)化、亞閾值極低功耗基礎單元、新型結(jié)構電路和復雜功能IP的設計，PVT-A變化敏感情況的設備建模、電路建模和模型驗證技術，功耗極低SoC快速統(tǒng)計分析和優(yōu)化技術，高魯棒可重構異步亞閾值極低功耗SoC開發(fā)相關核心算法和設計技術EDA軟件原型。

功耗極低的亞閾值SoC設計方法及關鍵EDA技術框架

研究成果:

EDA亞閾值中心功耗極低SoC設計方法及關鍵EDA在技術領域開展了多年的研發(fā)工作，研究設計了亞閾值溫度傳感器和32位亞閾值SAPTL超前進位加法器，16位亞閾值B-SAPTL加法器、16x16亞閾值ASYN-B-SAPTL異步乘法器、動態(tài)可重構亞閾值邏輯等極低功耗電路IP，技術指標優(yōu)于文獻報道的類似功能電路，開發(fā)了單元電路布局微調(diào)軟件、電路結(jié)構自動評價工具、電路設備參數(shù)優(yōu)化工具、快速High-σ蒙特卡洛分析工具、設備建模工具PVT敏感的單元電路特工具等。

研究方向四：支持數(shù)千萬門高速并行SPICE后仿真技術

現(xiàn)有SPICE雖然模擬工具的算法不同，但它們通常是基于CPU通用軟件算法，尋求先進工藝的超大量設備模型，超大規(guī)模電路矩陣，特別是RC因為矩陣CPU由于架構和運算單元的限制，整體運算效率已不能滿足先進工藝設計的需要。

在系統(tǒng)架構層面構建新的模擬驗證方案的基礎上GPU/CPU開發(fā)晶體管級后異構平臺高精度模擬工具。通過模擬算法的分解，結(jié)合相應的特殊硬件架構，適應模擬算法的特點，通過軟硬件協(xié)調(diào)，最終實現(xiàn)現(xiàn)有模擬工具的數(shù)量級以上模擬加速效果，支持更大、更復雜的模擬驗證設計，完成原模擬工具無法完成的模擬驗證任務。

研究成果：

到2020年底，開發(fā)的仿真工具性能已達到主流工具的4~6倍。