作為集成電路設計、制造、封測等環節的戰略基礎支柱之一，EDA已成為國內不可避免的卡頸環節，也是國內半導體行業必須克服的環節。
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近年來，隨著國家政策、資本和生態的多重積極幫助，國內EDA工業進入快車道，國內EDA工具在設計、制造和包裝領域多點開花。上海合見工業軟件集團有限公司(以下簡稱合見工業軟件)作為自主創新的高性能工業軟件及解決方案提供商，正式運營一年多，已發布多款產品EDA包括數字仿真器在內的產品及解決方案FPGA原型驗證系統、模擬調試工具、驗證效率提升平臺IP驗證方案、先進的包裝協同設計環境、電子設計數據管理平臺等，率先在數字驗證、協同設計等領域取得突破。
應對新的設計要求 深化產品布局
后摩爾時代許多新興應用的興起，如AI、GPGPU、HPC芯片開發已成為市場熱點，對芯片規模和性能的要求越來越高。合見工軟CTO何培新說：為了滿足復雜功能的需求，我們可以看到市場上的大多數芯片都采用多核結構；隨著工藝節點接近極限，晶圓廠正在探索是否能突破2納米甚至1納米的標線。為了追求PPA以及成本的最優解，使用更多Die的Chiplet成為芯片設計的主流結構。因此，多核多Die是芯片設計的趨勢。”
何培新指出，合見工軟選擇驗證為EDA工具的第一個突破點也綜合考慮了芯片設計公司在這一趨勢下面臨的許多復雜問題。
首先，驗證復雜度呈幾何倍數增長。比如我們可以看到行業內的大規模規模。SoC從過去的8核和16核發展到現在的64核，規模翻了一番。由于多核復用，設計的復雜性不會隨著規模的增加而翻倍；然而，多核之間的連接使驗證的復雜性隨著規模的比例而增加。
二是驗證成本(時間、人力)快速增長。過去，兩個設計工程師需要配備一個驗證工程師來開發芯片；現在開發一個大型芯片，一個設計工程師需要配備2-3個驗證工程師，驗證時間更長。
第三，驗證工具越來越多樣化。例如，在芯片設計的早期階段，使用數字器每秒運行一個時鐘周期。隨著設計進入下一階段，我們需要更高的頻率來覆蓋更大的設計規模。此時，我們需要使用不同的驗證工具。原型驗證系統每秒可運行100萬個時鐘周期，速度快100萬倍。另一個例子是，設計中的某個塊出現在許多測試用例中bug這個時候需要形式驗證工具來修復所有的可能性bug。因此，設計需要多種驗證工具來支持不同的場景。”
只有解決驗證中的復雜問題，國內芯片公司才能設計出具有國際競爭力的產品。此外，僅僅考慮多核是不夠的，以實現芯片開發的完整性EDA工具支撐，用多了Die結構的Chiplet，在先進的封裝設計和板級設計領域，也進行了相應的布局。
實現新突破 彰顯新價值
要實現國產EDA何培新認為，驗證工具的突破，最重要的是全面提高規模、性能和自動化水平。聯合工軟去年推出FPGA今年6月發布了原型驗證系統UV APS新功能升級版。
從規模上看，支持8-48個類似工具的行業相比FPGA容量，UV APS可支持高達100顆VU19P FPGA的級聯。
從性能上看，APS Compiler全路徑時序驅動（Timing Driven）與一般只考慮截面尺寸的分割技術相比，（Cut-size Driven）分割技術，APS Compiler可充分考慮FPGA通過采用連線與時序路徑的關系TDM(時間復用)技術，識別和考慮每一個通過FPGA選擇最佳時間復用比例，優化信號所在時鐘域的頻率FPGA實現邏輯電路運行速度最快的結果，TDLairdConnectivity代理M范圍可達1-1024。
從自動化的角度來看，FPGA無法支持的設計單元，如多端口存儲（Multi-port Memory）、引用多維數組和跨模塊（XMR）、三態門（Tri-state）行業的一些主流工具會要求用戶修改RTL代碼，而UV APS可實現自動化轉換。
何培新說：除此之外，還有許多技術點值得探索。基于我們熟悉的硬件仿真技術FPGA和ASIC后者的編譯時間相對較快，因為ASIC只需要把RTL由于前者的模擬運行速度較快，設計轉換為處理器指令；FPGA可快速啟動Linux，且功耗小；ASIC通常需要水冷卻，價格昂貴，大約是FPGA的四倍。因此，在設計不成熟、規模小的階段，需要頻繁迭代，ASIC由于其編譯時間短，原型驗證技術的優會更加突出；在設計達到一定成熟度、規模較大的階段，FPGA由于其模擬速度快，原型驗證技術將具有更多的優勢。因此，沒有一種技術具有全面的絕對優勢，我們需要繼續探索更優化的方法，拋光更好的工具，以支持客戶開發更高性能的產品。”
另外，要處理Chiplet在先進包裝的挑戰下，打破了復雜多維空間系統級設計的連接，實現了數據的一致性和信號、電源、熱、應力的完整性。在去年發布了先進的包裝協同設計環境后，它于今年6月推出UVI功能增強版。
何培新指出，首次發布的增強版實現了系統級Sign-off功能可在同一設計環境中引入多種格式IC、Interposer、Package和PCB支持全面的系統互連一致性檢查（System-Level LVS），同時大大提高了檢查效率、圖形顯示、靈活性和精度。
UVI可根據物理、圖形、數據等信息，自動生成系統級互連網表、互連錯誤信息、網絡斷開類型、互連疊層信息等關鍵報告。這也使得它在處理大規模互連管腳數據時非常快，無論是命名一致性檢查、鏈路斷開檢查還是管腳缺失互連檢查，60萬Pin規模可在5秒內完成，并可支持一對多Pin基于面積算法的互連檢查。使用開發人員UVI簡化設計流程，提高工作效率，提高設計質量，準確定位設計錯誤，覆蓋所有節點和網絡的檢查。”
鞏固產品技術 培養EDA人才
何培新認為：一個工具需要時間才能獲得市場認可，用戶希望獲得性能穩定的產品。因此，在推出新工具的同時，我們將繼續優化和升級已發布的產品，成為國內用戶的密切雙贏合作伙伴，打造世界級芯片。雖然主流工具雖然相對成熟，但卻有一定的歷史負擔，經過二三十年的迭代，相當于疊床架屋的負重。基于最新的方法論，合見工軟可以從零開始打造產品，在此基礎上優化會更快，所以我們有信心趕上并超越行業成熟的工具。”
圍繞EDA合見工軟將繼續努力驗證產品路線的全過程，FPGA原型驗證系統預計將在年底前進一步提高性能，加快硬件仿真器和調試領域的布局；在先進的包裝設計領域，協同設計優化將繼續進步。
在培養EDA在人才方面，世界各地都有很多人與工軟團隊見面EDA在該領域努力工作了20年或30年，積累了大量的尖端技術和行業實踐經驗。我們希望與熱愛半導體行業的國內學生分享這些經驗，并在中國進行培訓EDA專業人士。我很愿意貢獻自己的力量，幫助他們學習，快速成長，創造EDA更美好的未來。
受訪者簡介：
工軟首席技術官合見 賀培鑫博士
何培新博士現任合見工軟CTO，負責原型驗證和硬件仿真(Prototyping and Emulation)等產品的研發。他在EDA從事行業近30年，曾擔任國際知名公司Fellow，負責開發物理綜合和形式驗證工具，領導和管理中國、美國、法國和印度的大型研發團隊。何培新先生于1995年獲得美國獎Cornell擁有12項美國專利的大學計算機科學博士學位，發表了30多篇學術論文，引用了1萬多篇其他論文（Google Scholar統計)并于1999年獲得DAC（Design Automation Conference）最佳論文獎，2009年被選為DAC論文獎最佳候選人。
